Deutsch
 
Hilfe Datenschutzhinweis Impressum
  DetailsucheBrowse

Datensatz

DATENSATZ AKTIONENEXPORT
Zur Ablage hinzufügen
 DetailsÜbersicht
  Generating Code from Abstract VHDL Models

Maksoud, M. A. (2007). Generating Code from Abstract VHDL Models. Master Thesis, Universität des Saarlandes, Saarbrücken.

Item is

 

einblenden: alle ausblenden: alle

Basisdaten

einblenden: ausblenden:
Datensatz-Permalink: https://hdl.handle.net/11858/00-001M-0000-0027-D127-5 Versions-Permalink: https://hdl.handle.net/11858/00-001M-0000-0027-D19B-0
Genre: Hochschulschrift
Latex : Generating Code from Abstract {VHDL} Models

Dateien

einblenden: Dateien
ausblenden: Dateien
:
Masterarbeit-Mohamed-Maksoud-2007.pdf (beliebiger Volltext), 706KB
 
Datei-Permalink:
-
Name:
Masterarbeit-Mohamed-Maksoud-2007.pdf
Beschreibung:
-
OA-Status:
Sichtbarkeit:
Eingeschränkt (Max Planck Institute for Informatics, MSIN; )
MIME-Typ / Prüfsumme:
application/pdf
Technische Metadaten:
Copyright Datum:
-
Copyright Info:
-
Lizenz:
-

Externe Referenzen

einblenden:

Urheber

einblenden:
ausblenden:
 Urheber:
Maksoud, Mohamed Abdel1, Autor
Wilhelm, Reinhard2, Ratgeber
Affiliations:
1International Max Planck Research School, MPI for Informatics, Max Planck Society, Campus E1 4, 66123 Saarbrücken, DE, ou_1116551              
2External Organizations, ou_persistent22              

Inhalt

einblenden:

Details

einblenden:
ausblenden:
Sprache(n): eng - English
 Datum: 20072007
 Publikationsstatus: Erschienen
 Seiten: -
 Ort, Verlag, Ausgabe: Saarbrücken : Universität des Saarlandes
 Inhaltsverzeichnis: -
 Art der Begutachtung: -
 Identifikatoren: BibTex Citekey: Maksoud2007
 Art des Abschluß: Master

Veranstaltung

einblenden:

Entscheidung

einblenden:

Projektinformation

einblenden:

Quelle

einblenden: